信号完整性分析基础¶
学习目标¶
完成本文章后，你将能够：
理解信号完整性的基本概念和重要性
掌握信号反射的原理和影响因素
理解串扰的产生机制和抑制方法
掌握阻抗匹配的基本技术
了解终端电阻的设计方法
熟悉SI仿真工具的基本使用
能够识别和解决常见的信号完整性问题
前置要求¶
在开始本文章之前，你需要：
知识要求：
- 了解数字电路基础知识
- 理解传输线的基本概念
- 掌握PCB设计基础
- 了解电磁场基本理论
技能要求：
- 能够阅读和绘制电路原理图
- 具备基本的PCB布局布线能力
- 了解示波器的使用方法
- 具备基本的电路分析能力
准备工作¶
硬件准备（可选）¶
如需实际测试验证，建议准备：
名称
数量
规格
说明
示波器
1
带宽≥200MHz
观察信号波形
信号发生器
1
频率≥50MHz
产生测试信号
TDR测试仪
1
可选
时域反射测试
测试板
1
自制
不同阻抗走线
探头
2
高阻抗探头
减少负载影响
软件准备¶
仿真工具：
- HyperLynx SI（推荐，专业SI仿真）
- Altium Designer（集成SI分析）
- LTspice（电路仿真）
- HSPICE（高级仿真）
辅助工具：
- 阻抗计算器（在线或离线）
- 传输线计算工具
- PCB设计软件（KiCad/Altium）
第一部分：信号完整性基础概念¶
什么是信号完整性¶
**信号完整性（Signal Integrity, SI）**是指信号在传输过程中保持其电气特性的能力。
理想情况：
发送端 接收端
┌─┐ ┌─┐
│ │ │ │
──┘ └──────────────────────────────────┘ └──
完美的方波 完美的方波
实际情况：
发送端 接收端
┌─┐ ┌─╱─┐
│ │ ╱│ │╲
──┘ └────────────────────────────────╱ └───┘╲──
完美的方波 失真的波形
（振铃、过冲、下冲）
为什么需要关注信号完整性¶
低速电路 vs 高速电路：
低速电路（<1MHz）：
- 信号传播时间 << 信号周期
- 可以忽略传输线效应
- 简单的集总参数模型
- 主要考虑直流特性
高速电路（>10MHz）：
- 信号传播时间 ≈ 信号周期
- 必须考虑传输线效应
- 分布参数模型
- 交流特性至关重要
判断标准：
当信号上升时间 tr 满足以下条件时，需要考虑SI：
tr < 2 × td
其中：
tr = 信号上升时间（10%-90%）
td = 信号在走线上的传播延迟
例如：
走线长度 = 10cm
传播速度 ≈ 15cm/ns（FR4板材）
td = 10cm / 15cm/ns ≈ 0.67ns
临界上升时间 = 2 × 0.67ns = 1.34ns
如果信号上升时间 < 1.34ns，需要考虑SI问题
信号完整性问题的表现¶
1. 信号失真：
- 波形畸变
- 上升/下降时间变化
- 幅度衰减
- 相位偏移
2. 时序问题：
- 建立时间不足
- 保持时间不足
- 时钟抖动
- 数据眼图闭合
3. 系统故障：
- 通信错误
- 数据丢失
- 系统复位
- 间歇性故障
第二部分：信号反射原理¶
传输线基础¶
什么是传输线：
当信号传播延迟不可忽略时，PCB走线就成为传输线。
传输线特性：
- 具有分布电感（L）和分布电容（C）
- 具有特性阻抗（Z0）
- 信号以有限速度传播
- 存在反射现象
特性阻抗：
Z0 = √(L/C)
其中：
L = 单位长度电感（H/m）
C = 单位长度电容（F/m）
典型值：
- 微带线：50Ω, 75Ω
- 带状线：50Ω
- 差分对：90Ω, 100Ω
传播速度：
v = 1 / √(LC)
对于FR4板材（εr ≈ 4.3）：
v ≈ c / √εr ≈ 3×10^8 / √4.3 ≈ 1.45×10^8 m/s ≈ 14.5 cm/ns
传播延迟：
td ≈ 6.9 ps/mm（FR4板材）
反射的产生¶
反射原理：
当信号遇到阻抗不连续点时，部分能量被反射回来。
阻抗不连续的原因：
- 走线宽度变化
- 层间过孔
- 连接器
- 终端负载阻抗不匹配
- 走线拐角
反射系数：
ρ = (ZL - Z0) / (ZL + Z0)
其中：
ρ = 反射系数（-1 到 +1）
ZL = 负载阻抗
Z0 = 传输线特性阻抗
特殊情况：
1. ZL = Z0（匹配）：ρ = 0，无反射
2. ZL = ∞（开路）：ρ = +1，全反射，同相
3. ZL = 0（短路）：ρ = -1，全反射，反相
反射波形：
情况1：负载阻抗 > 特性阻抗（ρ > 0）
发送端 负载端
2V ┌─┐ ┌───┐ 3V
│ │ │ │
0V └─┘ └───┘
入射波 1V 入射波 1V + 反射波 1V
情况2：负载阻抗 < 特性阻抗（ρ < 0）
发送端 负载端
2V ┌─┐ ┌─┐ 1V
│ │ │ │
0V └─┘ └─┘
入射波 1V 入射波 1V + 反射波 -0.5V
情况3：负载阻抗 = 特性阻抗（ρ = 0）
发送端 负载端
2V ┌─┐ ┌─┐ 2V
│ │ │ │
0V └─┘ └─┘
入射波 1V 入射波 1V，无反射
反射的影响¶
1. 过冲和下冲：
理想波形：
VH ┌────────┐
│ │
VL └────────┘
实际波形（有反射）：
┌─╱─┐ 过冲
VH │ │
│ └─╲─┐
VL └───────┘
下冲
2. 振铃：
多次反射导致的振荡：
┌─╱╲╱╲─┐
VH │ │
│ └─╲╱╲╱─┐
VL └────────────┘
振铃现象
3. 信号延迟：
- 反射导致信号建立时间延长
- 影响时序裕量
- 可能导致时序违例
第三部分：串扰分析¶
串扰的产生机制¶
**串扰（Crosstalk）**是指一条信号线上的信号耦合到相邻信号线上的现象。
耦合机制：
1. 电容耦合（电场耦合）：
信号线1（攻击线） 信号线2（受害线）
│ │
│ Cm（互容） │
├────────────────────┤
│ │
GND GND
当信号线1电压变化时，通过互容Cm在信号线2上产生耦合电流
2. 电感耦合（磁场耦合）：
信号线1 信号线2
→I1 →I2
═══════════════════════
Lm（互感）
当信号线1电流变化时，通过互感Lm在信号线2上产生耦合电压
串扰的类型¶
1. 近端串扰（NEXT - Near End Crosstalk）：
驱动端A ────→────→────→ 接收端B
信号线1 V1
驱动端C ←────←────←──── 接收端D
信号线2 NEXT
近端串扰在驱动端C处观察到
2. 远端串扰（FEXT - Far End Crosstalk）：
驱动端A ────→────→────→ 接收端B
信号线1 V1
驱动端C ────→────→────→ 接收端D
信号线2 FEXT
远端串扰在接收端D处观察到
串扰的计算¶
串扰系数：
近端串扰系数：
Kn = (Cm × Z0 × v) / 4
远端串扰系数：
Kf = (Cm × Z0 × v × L) / 2
其中：
Cm = 单位长度互容（F/m）
Z0 = 特性阻抗（Ω）
v = 传播速度（m/s）
L = 耦合长度（m）
串扰电压：
近端串扰电压：
Vn = Kn × (dV/dt)
远端串扰电压：
Vf = Kf × (dV/dt)
其中：
dV/dt = 攻击线信号的电压变化率
实例计算：
已知条件：
- 走线间距：0.2mm
- 走线宽度：0.15mm
- 耦合长度：50mm
- 特性阻抗：50Ω
- 互容：100pF/m
- 信号上升时间：1ns
- 信号幅度：3.3V
计算：
dV/dt = 3.3V / 1ns = 3.3 V/ns
近端串扰：
Kn ≈ (100×10^-12 × 50 × 1.5×10^8) / 4 ≈ 0.1875
Vn ≈ 0.1875 × 3.3 ≈ 0.62V
远端串扰：
Kf ≈ (100×10^-12 × 50 × 1.5×10^8 × 0.05) / 2 ≈ 0.01875
Vf ≈ 0.01875 × 3.3 ≈ 0.062V
串扰的抑制方法¶
1. 增加走线间距：
原则：3W规则
走线间距 ≥ 3 × 走线宽度
例如：
走线宽度 = 0.15mm
最小间距 = 3 × 0.15mm = 0.45mm
效果：
- 减小互容和互感
- 降低串扰70%以上
2. 使用地平面：
信号层
═══════════════════ 信号走线
───────────────────── 地平面（参考层）
作用：
- 提供低阻抗回流路径
- 屏蔽电磁场
- 减小互容互感
3. 差分信号：
信号+ ────→────→────→
紧密耦合
信号- ────→────→────→
优点：
- 共模噪声抑制
- 串扰影响小
- 抗干扰能力强
4. 串联端接电阻：
驱动器 ─── Rs ─── 传输线 ─── 接收器
作用：
- 减缓信号边沿
- 降低dV/dt
- 减小串扰
5. 走线分层：
层1：信号层（水平走线）
层2：地平面
层3：信号层（垂直走线）
层4：电源平面
优点：
- 正交走线，耦合最小
- 良好的屏蔽效果
第四部分：阻抗匹配技术¶
阻抗匹配的目的¶
为什么需要阻抗匹配：
- 消除或减小信号反射
- 改善信号质量
- 提高传输效率
- 减少EMI辐射
匹配原则：
源端阻抗 + 传输线阻抗 = 负载阻抗
理想情况：
Rs + Z0 = RL
或者：
Z0 = RL（传输线阻抗匹配负载）
阻抗匹配方法¶
1. 源端匹配（Series Termination）：
电路结构：
驱动器 ─── Rs ─── 传输线(Z0) ─── 接收器(高阻)
Ro
匹配条件：
Rs + Ro = Z0
其中：
Ro = 驱动器输出阻抗
Rs = 串联匹配电阻
Z0 = 传输线特性阻抗
工作原理：
1. 信号从驱动器发出，幅度为V/2
2. 信号到达接收器，反射系数≈+1
3. 反射波返回，叠加后幅度为V
4. 反射波到达源端，被吸收（匹配）
时序图：
驱动端 接收端
V/2 ┌─┐ ┌───┐ V
│ │ │ │
0 └─┘ └───┘
t0 t1 t1 t2
t0: 信号发出
t1: 信号到达接收端（V/2）
t2: 反射波返回接收端（V/2+V/2=V）
优点：
- 只需一个电阻
- 功耗低
- 适合点对点连接
- 成本低
缺点：
- 只适用于单负载
- 信号延迟增加一倍
- 不适合多分支
应用场景：
- 时钟信号
- 单向数据总线
- 点对点高速信号
2. 并联匹配（Parallel Termination）：
电路结构：
驱动器 ─── 传输线(Z0) ─── Rt ─── 接收器
│
GND
匹配条件：
Rt = Z0
工作原理：
终端电阻Rt = Z0，消除反射
信号一次到达即为最终值
时序图：
驱动端 接收端
V ┌─┐ ┌─┐ V
│ │ │ │
0 └─┘ └─┘
t0 t1
t0: 信号发出
t1: 信号到达接收端（V，无反射）
优点：
- 信号质量好
- 无反射
- 延迟小
- 适合多负载
缺点：
- 功耗大（直流通路）
- 需要精确的电阻值
- 成本较高
应用场景：
- 多负载总线
- 双向信号
- 要求低延迟的场合
3. 戴维南匹配（Thevenin Termination）：
电路结构：
VCC
│
R1
│
驱动器 ─── 传输线(Z0) ───┼─── 接收器
│
R2
│
GND
匹配条件：
R1 // R2 = Z0
R1 × R2 / (R1 + R2) = Z0
优点：
- 无直流功耗（相对并联匹配）
- 信号质量好
- 适合多负载
缺点：
- 需要两个电阻
- 设计复杂
- 占用空间
典型值：
对于Z0 = 50Ω：
R1 = 82Ω, R2 = 130Ω
R1 // R2 = 82 × 130 / (82 + 130) ≈ 50Ω
4. AC匹配（AC Termination）：
电路结构：
驱动器 ─── 传输线(Z0) ─── Rt ─── C ─── 接收器
│ │
GND GND
匹配条件：
Rt = Z0
C = 0.01~0.1μF（隔直电容）
优点：
- 无直流功耗
- 交流匹配效果好
- 适合高速信号
缺点：
- 需要电容
- 低频响应差
- 不适合低速信号
应用场景：
- 高速数字信号
- 时钟信号
- 功耗敏感应用
终端电阻设计¶
电阻值选择：
1. 精确匹配：
Rt = Z0
例如：
Z0 = 50Ω → Rt = 50Ω（标准值：49.9Ω）
Z0 = 75Ω → Rt = 75Ω（标准值：75Ω）
Z0 = 100Ω → Rt = 100Ω（标准值：100Ω）
2. 容差考虑：
传输线阻抗容差：±10%
电阻容差：±1%（推荐）或±5%
总容差：
Z0 = 50Ω ± 10% = 45Ω ~ 55Ω
Rt = 50Ω ± 1% = 49.5Ω ~ 50.5Ω
建议使用1%精度电阻
3. 功率计算：
并联匹配功率：
P = V^2 / Rt
例如：
V = 3.3V, Rt = 50Ω
P = 3.3^2 / 50 = 0.218W
建议使用0402或0603封装，额定功率≥0.25W
电阻类型选择：
类型
精度
温度系数
频率特性
应用
厚膜电阻
±1%~±5%
±100ppm/°C
一般
普通应用
薄膜电阻
±0.1%~±1%
±25ppm/°C
好
精密匹配
金属膜电阻
±1%
±50ppm/°C
好
高频应用
碳膜电阻
±5%
±200ppm/°C
差
不推荐
推荐：
- 高速信号：薄膜电阻或金属膜电阻
- 普通应用：厚膜电阻（1%精度）
- 避免使用碳膜电阻
布局要求：
1. 尽量靠近接收端
2. 电阻到地的路径要短
3. 使用地平面
4. 避免长走线
良好布局：
信号 ───┬─── 接收器
│
Rt (紧贴接收器)
│
GND (短路径)
不良布局：
信号 ───┬─────────── 接收器
│
Rt (远离接收器)
│
─────────── GND (长路径)
第五部分：SI仿真工具¶
仿真工具概述¶
常用SI仿真工具：
1. HyperLynx SI：
- 专业SI/PI仿真工具
- 支持多种PCB格式
- 功能强大，精度高
- 商业软件，价格较高
2. Altium Designer：
- 集成SI分析功能
- 与PCB设计无缝集成
- 适合中小型项目
- 功能相对简单
3. Cadence Sigrity：
- 高端SI/PI仿真工具
- 支持复杂系统仿真
- 精度极高
- 价格昂贵
4. HSPICE：
- 电路级仿真
- 精度高，速度慢
- 适合详细分析
- 需要建模
仿真流程¶
基本流程：
1. 提取PCB参数
├─ 走线宽度、厚度
├─ 介质厚度、介电常数
├─ 层叠结构
└─ 过孔参数
2. 建立仿真模型
├─ 传输线模型
├─ 驱动器模型（IBIS）
├─ 接收器模型（IBIS）
└─ 终端电阻
3. 设置仿真参数
├─ 信号类型
├─ 频率范围
├─ 上升时间
└─ 仿真时长
4. 运行仿真
├─ 时域仿真
├─ 频域仿真
└─ 眼图分析
5. 分析结果
├─ 波形质量
├─ 反射情况
├─ 串扰水平
└─ 时序裕量
6. 优化设计
├─ 调整走线
├─ 添加匹配
├─ 修改拓扑
└─ 重新仿真
仿真实例¶
实例1：反射分析
场景：
- 50MHz时钟信号
- 走线长度：10cm
- 特性阻抗：50Ω
- 负载阻抗：1MΩ（高阻）
- 无终端匹配
仿真设置：
驱动器：
- 输出阻抗：25Ω
- 输出电压：3.3V
- 上升时间：2ns
传输线：
- 长度：100mm
- 阻抗：50Ω
- 延迟：0.67ns
负载：
- 输入阻抗：1MΩ
- 输入电容：5pF
仿真结果：
接收端波形：
6V ┌─╱─┐ 严重过冲
│ │
3V │ └─╲─┐
│ │
0V └───────┘
分析：
- 负载开路，反射系数≈+1
- 过冲达到2倍信号幅度
- 存在振铃现象
- 需要添加终端匹配
优化方案：
添加源端匹配：
Rs = Z0 - Ro = 50Ω - 25Ω = 25Ω
优化后波形：
3.3V ┌───┐ 无过冲
│ │
0V └───┘
效果：
- 过冲消除
- 无振铃
- 信号质量良好
实例2：串扰分析
场景：
- 两条平行走线
- 走线间距：0.2mm
- 耦合长度：50mm
- 信号频率：100MHz
仿真设置：
攻击线：
- 信号幅度：3.3V
- 上升时间：1ns
- 频率：100MHz
受害线：
- 初始状态：0V
- 负载：50Ω匹配
走线参数：
- 宽度：0.15mm
- 间距：0.2mm
- 长度：50mm
仿真结果：
受害线近端串扰：
0.6V ┌─┐
│ │
0V └─┘
-0.6V
受害线远端串扰：
0.06V ┌─┐
│ │
0V └─┘
分析：
- 近端串扰：0.6V（18%）
- 远端串扰：0.06V（1.8%）
- 超过噪声容限
- 需要优化
优化方案：
方案1：增加间距
间距：0.2mm → 0.6mm（3W规则）
近端串扰：0.6V → 0.15V（改善75%）
方案2：添加地平面
使用地平面屏蔽
近端串扰：0.6V → 0.1V（改善83%）
方案3：差分信号
改用差分对
共模串扰抑制比：>20dB
第六部分：SI设计规则¶
走线设计规则¶
1. 走线长度控制：
临界长度：
Lcrit = tr × v / 6
其中：
tr = 信号上升时间
v = 传播速度
例如：
tr = 2ns
v = 15cm/ns
Lcrit = 2ns × 15cm/ns / 6 = 5cm
当走线长度 > 5cm时，需要考虑传输线效应
长度匹配：
差分对内部匹配：
ΔL < tr × v / 20
例如：
tr = 1ns, v = 15cm/ns
ΔL < 1ns × 15cm/ns / 20 = 0.75cm = 7.5mm
时钟信号匹配：
ΔL < 1/4 × λ
例如：
f = 100MHz, λ = v/f = 15cm/ns / 100MHz = 150cm
ΔL < 150cm / 4 = 37.5cm（通常更严格）
2. 走线宽度控制：
阻抗控制：
微带线阻抗：
Z0 ≈ 87/√(εr+1.41) × ln(5.98h/(0.8w+t))
其中：
εr = 介电常数
h = 介质厚度
w = 走线宽度
t = 铜厚
典型值（FR4，εr=4.3）：
h = 0.2mm, t = 0.035mm
w = 0.3mm → Z0 ≈ 50Ω
w = 0.15mm → Z0 ≈ 75Ω
宽度变化：
原则：避免突变
良好设计：
───────┐
└───── 渐变过渡
不良设计：
───────┐
│
└───── 突变
3. 走线间距控制：
3W规则：
走线间距 ≥ 3 × 走线宽度
例如：
w = 0.15mm
s ≥ 3 × 0.15mm = 0.45mm
效果：
- 串扰降低70%以上
- 适用于大多数应用
20H规则：
电源层与地层边缘距离：
d ≥ 20 × h
其中：
h = 电源层与地层间距
例如：
h = 0.2mm
d ≥ 20 × 0.2mm = 4mm
作用：
- 减少边缘辐射
- 改善EMC性能
4. 过孔设计：
过孔阻抗：
过孔会引入阻抗不连续
过孔电感：
L ≈ 5.08h × [ln(4h/d) + 1] (nH)
其中：
h = 板厚（mm）
d = 过孔直径（mm）
例如：
h = 1.6mm, d = 0.3mm
L ≈ 5.08 × 1.6 × [ln(4×1.6/0.3) + 1] ≈ 20nH
阻抗变化：
ΔZ = 2πfL
f = 1GHz时：
ΔZ = 2π × 1GHz × 20nH ≈ 126Ω
过孔优化：
1. 减少过孔数量
2. 使用盲孔/埋孔
3. 增大过孔直径
4. 添加地过孔（差分对）
5. 避免在关键信号上使用过孔
层叠设计规则¶
推荐层叠结构：
4层板：
层1：信号层（顶层）
层2：地平面
层3：电源平面
层4：信号层（底层）
优点：
- 良好的信号完整性
- 良好的电源完整性
- 成本适中
6层板：
层1：信号层
层2：地平面
层3：信号层
层4：信号层
层5：电源平面
层6：信号层
优点：
- 更好的信号完整性
- 更多的布线空间
- 更好的EMC性能
层间距选择：
信号层到参考层：
h = 0.1~0.2mm（推荐）
电源层到地层：
h = 0.1~0.15mm（越小越好）
作用：
- 减小环路面积
- 降低串扰
- 改善电源完整性
设计检查清单¶
信号完整性检查：
识别关键信号（高速、时钟、差分）
计算临界长度，判断是否需要SI分析
控制走线阻抗（±10%）
走线长度匹配（差分对、时钟）
添加适当的终端匹配
控制走线间距（3W规则）
最小化过孔数量
使用连续的参考平面
避免走线跨分割
进行SI仿真验证
串扰检查：
识别敏感信号（时钟、复位、模拟）
控制平行走线长度（<1cm）
增加走线间距（3W规则）
使用地平面屏蔽
正交布线（不同层）
添加地走线隔离
进行串扰仿真
测量串扰水平
反射检查：
计算反射系数
评估过冲/下冲
选择匹配方案
计算匹配电阻值
优化电阻布局
进行反射仿真
测量信号质量
第七部分：实际测试与验证¶
测试设备¶
1. 示波器：
关键参数：
带宽要求：
BW ≥ 5 / tr
例如：
tr = 1ns
BW ≥ 5 / 1ns = 5GHz
实际选择：
- 低速信号（tr>5ns）：100MHz示波器
- 中速信号（tr=1-5ns）：500MHz-1GHz示波器
- 高速信号（tr<1ns）：≥2GHz示波器
探头选择：
无源探头：
- 10:1衰减
- 输入阻抗：10MΩ // 10pF
- 带宽：≤500MHz
- 适合低速信号
有源探头：
- 1:1或10:1
- 输入阻抗：100kΩ // 1pF
- 带宽：≥1GHz
- 适合高速信号
2. 逻辑分析仪：
应用：
- 多通道数字信号分析
- 协议解码
- 时序分析
- 状态分析
关键参数：
采样率：
fs ≥ 10 × fmax
例如：
fmax = 100MHz
fs ≥ 1GHz
通道数：
根据需要选择（8/16/32通道）
3. TDR测试仪：
时域反射计（TDR）：
- 测量传输线阻抗
- 定位阻抗不连续点
- 测量走线长度
- 分析反射情况
工作原理：
1. 发送快速上升沿脉冲
2. 测量反射信号
3. 计算阻抗和距离
阻抗计算：
Z = Z0 × (1 + ρ) / (1 - ρ)
距离计算：
d = v × t / 2
测试方法¶
1. 信号质量测试：
测量参数：
1. 上升时间（tr）
- 10%-90%幅度
- 20%-80%幅度
2. 下降时间（tf）
- 90%-10%幅度
- 80%-20%幅度
3. 过冲（Overshoot）
- 超过稳态值的百分比
- 通常要求<10%
4. 下冲（Undershoot）
- 低于稳态值的百分比
- 通常要求<10%
5. 振铃（Ringing）
- 振荡幅度
- 振荡周期
- 衰减时间
测量步骤：
1. 连接探头到测试点
- 尽量靠近接收端
- 使用短地线
- 减少探头负载
2. 设置示波器
- 选择合适的时基
- 调整垂直刻度
- 设置触发条件
3. 捕获波形
- 单次触发
- 多次平均
- 保存波形
4. 分析波形
- 测量参数
- 对比规范
- 记录结果
2. 串扰测试：
测试配置：
攻击线：
- 连接信号发生器
- 产生测试信号
受害线：
- 连接示波器
- 测量串扰
测试信号：
- 方波或脉冲
- 频率：工作频率
- 幅度：工作电压
测量方法：
1. 近端串扰测试
- 在受害线驱动端测量
- 攻击线施加信号
- 记录串扰幅度
2. 远端串扰测试
- 在受害线接收端测量
- 攻击线施加信号
- 记录串扰幅度
3. 计算串扰比
Crosstalk (%) = (Vcrosstalk / Vsignal) × 100%
3. 阻抗测试：
TDR测试：
1. 连接TDR到走线起点
2. 发送测试脉冲
3. 观察反射波形
4. 分析阻抗变化
波形解读：
- 平坦：阻抗匹配
- 上升：阻抗增大
- 下降：阻抗减小
- 振荡：阻抗不连续
网络分析仪测试：
1. 连接网络分析仪
2. 校准（开路、短路、负载）
3. 扫频测量
4. 分析S参数
S参数：
- S11：输入反射系数
- S21：正向传输系数
- S12：反向传输系数
- S22：输出反射系数
常见问题诊断¶
问题1：严重过冲
现象：
6V ┌─╱─┐
│ │
3V │ └─╲─┐
│ │
0V └───────┘
原因：
- 负载阻抗过高
- 无终端匹配
- 走线阻抗不连续
解决方案：
1. 添加并联终端电阻
Rt = Z0 = 50Ω
2. 添加源端匹配
Rs = Z0 - Ro
3. 优化走线阻抗
保持阻抗连续
问题2：信号振铃
现象：
┌─╱╲╱╲─┐
3V │ │
│ └─╲╱╲╱─┐
0V └────────────┘
原因：
- 多次反射
- 阻抗不匹配
- 走线过长
解决方案：
1. 添加阻尼电阻
Rs = 22-47Ω（串联）
2. 改善匹配
精确匹配阻抗
3. 缩短走线
减少传播延迟
问题3：串扰过大
现象：
攻击线：
3V ┌─┐
│ │
0V └─┘
受害线：
0.5V ┌─┐ 串扰
│ │
0V └─┘
原因：
- 走线间距过小
- 平行走线过长
- 无地平面屏蔽
解决方案：
1. 增加走线间距
s ≥ 3w（3W规则）
2. 减少平行长度
L < 1cm
3. 添加地平面
提供屏蔽
4. 正交布线
不同层垂直走线
问题4：信号衰减
现象：
发送端： 接收端：
3V ┌─┐ 2V ┌─┐
│ │ │ │
0V └─┘ 0V └─┘
原因：
- 走线过长
- 介质损耗
- 趋肤效应
- 负载过重
解决方案：
1. 缩短走线
减少损耗
2. 使用低损耗板材
选择低Df材料
3. 增加驱动能力
使用缓冲器
4. 减小负载
减少扇出数量
第八部分：高级主题¶
差分信号¶
差分信号原理：
信号+ ────→────→────→ V+
紧密耦合
信号- ────→────→────→ V-
差分电压：
Vdiff = V+ - V-
共模电压：
Vcm = (V+ + V-) / 2
优点：
- 共模噪声抑制
- 抗干扰能力强
- EMI辐射小
- 信号摆幅可以更小
差分阻抗：
Zdiff = 2 × Z0 × (1 - k)
其中：
Z0 = 单端阻抗
k = 耦合系数（0.1-0.3）
典型值：
USB 2.0：90Ω
HDMI：100Ω
PCIe：85Ω
LVDS：100Ω
设计要点：
1. 走线等长
ΔL < tr × v / 20
2. 走线紧密耦合
s = w（间距等于宽度）
3. 对称布线
保持对称性
4. 避免跨分割
保持参考平面连续
5. 过孔对称
同时打孔
眼图分析¶
眼图概念：
眼图是多个数据位叠加显示的结果，用于评估信号质量。
理想眼图：
1 ┌───────────┐
│ │
│ 眼睛 │ 眼高
│ │
0 └───────────┘
←─ 眼宽 ─→
眼图参数：
1. 眼高（Eye Height）：
眼高 = VIH(min) - VIL(max)
要求：
眼高 > 噪声容限
典型值：
LVTTL：眼高 > 0.4V
LVCMOS：眼高 > 0.2V
2. 眼宽（Eye Width）：
眼宽 = UI - tsetup - thold - tjitter
其中：
UI = 单位间隔（1/比特率）
tsetup = 建立时间
thold = 保持时间
tjitter = 抖动
要求：
眼宽 > 0（越大越好）
3. 抖动（Jitter）：
总抖动 = 随机抖动 + 确定性抖动
随机抖动（RJ）：
- 高斯分布
- 无界
- 热噪声、相位噪声
确定性抖动（DJ）：
- 有界
- 可预测
- ISI、串扰、EMI
眼图质量评估：
优秀：
- 眼高 > 80% VDD
- 眼宽 > 0.7 UI
- 抖动 < 0.1 UI
良好：
- 眼高 > 60% VDD
- 眼宽 > 0.5 UI
- 抖动 < 0.2 UI
不合格：
- 眼高 < 40% VDD
- 眼宽 < 0.3 UI
- 抖动 > 0.3 UI
电源完整性（PI）¶
PI与SI的关系：
电源噪声会影响信号完整性：
信号摆幅 = VDD - VSS
如果VDD有噪声：
实际摆幅 = (VDD ± ΔV) - VSS
影响：
- 噪声容限减小
- 时序裕量减小
- 误码率增加
电源噪声来源：
1. 同步开关噪声（SSN）：
多个输出同时翻转：
ΔV = L × di/dt
其中：
L = 电源路径电感
di/dt = 电流变化率
例如：
L = 10nH
di/dt = 100mA/ns
ΔV = 10nH × 100mA/ns = 1V
2. 电源分配网络（PDN）阻抗：
Z(f) = R + jωL + 1/(jωC)
目标阻抗：
Ztarget = Vripple / Imax
例如：
Vripple = 50mV（5%容限）
Imax = 1A
Ztarget = 50mV / 1A = 50mΩ
PI优化方法：
1. 去耦电容：
容值选择：
C = Imax × Δt / ΔV
例如：
Imax = 1A
Δt = 10ns
ΔV = 50mV
C = 1A × 10ns / 50mV = 200nF
实际配置：
- 10μF × 2（电源输入）
- 1μF × 4（分布放置）
- 0.1μF × 10（每个IC）
- 0.01μF × 5（高频）
2. 电源平面：
优点：
- 低阻抗
- 大电容
- 均匀分布
设计要点：
- 完整平面（避免分割）
- 靠近信号层
- 多层并联
3. 电源树设计：
分级供电：
电源输入 → LDO/DC-DC → 电源平面 → 去耦电容 → IC
每级滤波：
- 大电容（低频）
- 中电容（中频）
- 小电容（高频）
高速串行链路¶
SerDes技术：
串行化/解串行化：
并行数据 → 串行化 → 高速串行链路 → 解串行化 → 并行数据
优点：
- 减少信号线数量
- 提高传输速率
- 降低EMI
- 简化布线
应用：
- PCIe：2.5-16 GT/s
- USB 3.0：5 Gb/s
- SATA：1.5-6 Gb/s
- 10G Ethernet：10 Gb/s
均衡技术：
1. 预加重（Pre-emphasis）：
发送端：
增强高频分量
补偿信道损耗
效果：
改善眼图
增加传输距离
2. 去加重（De-emphasis）：
发送端：
降低低频分量
相对增强高频
效果：
减少ISI
改善信号质量
3. 均衡器（Equalizer）：
接收端：
补偿信道损耗
恢复信号
类型：
- CTLE（连续时间线性均衡器）
- DFE（判决反馈均衡器）
总结¶
通过本文章，你学习了：
✅ 信号完整性的基本概念和重要性
✅ 信号反射的原理、影响和抑制方法
✅ 串扰的产生机制和抑制技术
✅ 阻抗匹配的各种方法和应用场景
✅ 终端电阻的设计和选择
✅ SI仿真工具的使用方法
✅ SI设计规则和检查清单
✅ 实际测试和问题诊断方法
关键要点¶
1. 何时需要考虑SI：
判断标准：
tr < 2 × td
或者：
走线长度 > Lcrit = tr × v / 6
2. 反射控制：
方法：
- 阻抗匹配（Z0 = ZL）
- 源端匹配（Rs + Ro = Z0）
- 并联匹配（Rt = Z0）
- 控制走线阻抗
3. 串扰抑制：
方法：
- 增加走线间距（3W规则）
- 使用地平面屏蔽
- 减少平行走线长度
- 正交布线
- 差分信号
4. 设计流程：
1. 识别关键信号
2. 计算临界参数
3. 制定设计规则
4. SI仿真验证
5. 实际测试
6. 优化改进
设计建议¶
1. 预防为主：
- 设计阶段考虑SI
- 遵循设计规则
- 进行仿真验证
- 预留优化空间
2. 分层设计：
- 合理的层叠结构
- 完整的参考平面
- 良好的电源分配
- 优化的信号布线
3. 测试验证：
- 原型测试
- 参数测量
- 问题诊断
- 持续改进
进阶学习¶
深入主题¶
1. 高速数字设计：
- 传输线理论
- S参数分析
- 时域/频域分析
- 信道建模
2. 电源完整性：
- PDN设计
- 去耦策略
- 平面谐振
- 目标阻抗
3. EMC设计：
- 辐射发射
- 传导发射
- 抗扰度
- 屏蔽技术
4. SerDes设计：
- 均衡技术
- 时钟恢复
- 眼图分析
- 误码率测试
推荐资源¶
书籍：
1. 《高速数字设计》- Howard Johnson
2. 《信号完整性与电源完整性分析》- Eric Bogatin
3. 《高速电路设计实践》- 王剑宇
4. 《PCB设计指南》- Lee W. Ritchey
在线资源：
1. Signal Integrity Journal
2. EDN Network
3. Altium博客
4. TI应用笔记
仿真工具：
1. HyperLynx SI/PI
2. Cadence Sigrity
3. Ansys HFSS
4. Keysight ADS
培训课程：
1. Altium SI/PI培训
2. Cadence高速设计培训
3. IPC高速设计认证
4. 在线SI/PI课程
参考资料¶
标准文档¶
IPC标准：
IPC-2141：受控阻抗设计
IPC-2221：通用PCB设计标准
IPC-2222：刚挠结合板设计
JEDEC标准：
JESD8：接口标准
JESD204：高速串行接口
应用笔记¶
TI应用笔记：
SCAA082：高速布局指南
SPRABT1：DDR布局指南
SPRAAR7：信号完整性分析
Xilinx应用笔记：
XAPP863：高速串行设计
UG483：PCB设计指南
Intel文档：
PCIe设计指南
DDR设计指南
高速I/O设计指南
计算工具¶
在线计算器：
阻抗计算器
走线宽度计算器
过孔电感计算器
去耦电容计算器
软件工具：
Saturn PCB Toolkit
Polar SI9000
AppCAD
附录：快速参考¶
常用公式¶
传输线：
特性阻抗：Z0 = √(L/C)
传播速度：v = 1/√(LC)
传播延迟：td = L/v
反射系数：ρ = (ZL-Z0)/(ZL+Z0)
串扰：
近端串扰：Kn = (Cm×Z0×v)/4
远端串扰：Kf = (Cm×Z0×v×L)/2
临界长度：
Lcrit = tr × v / 6
典型参数¶
阻抗：
- 单端：50Ω, 75Ω
- 差分：90Ω, 100Ω
走线间距：
- 最小：3W（3倍走线宽度）
- 推荐：5W（高速信号）
过冲/下冲：
- 允许：<10%
- 推荐：<5%
串扰：
- 允许：<5%
- 推荐：<2%
作者: 嵌入式知识平台
最后更新: 2024-01-15
版本: 1.0